fix stray misc in slot
This commit is contained in:
@ -5,7 +5,7 @@ module Risc
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include Ticker
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def setup
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@preload = "Word.get"
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@preload = "Word.get_byte"
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@string_input = as_main("return 'Hello'.get_internal_byte(0)")
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super
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end
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@ -14,13 +14,13 @@ module Risc
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check_main_chain [LoadConstant, SlotToReg, RegToSlot, LoadConstant, SlotToReg, #5
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RegToSlot, LoadConstant, SlotToReg, RegToSlot, LoadConstant, #10
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SlotToReg, RegToSlot, SlotToReg, FunctionCall, LoadConstant, #15
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SlotToReg, LoadConstant, OperatorInstruction, IsNotZero, SlotToReg, #20
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LoadConstant, SlotToReg, OperatorInstruction, IsNotZero, SlotToReg, #20
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RegToSlot, SlotToReg, SlotToReg, SlotToReg, ByteToReg, #25
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RegToSlot, RegToSlot, SlotToReg, RegToSlot, Branch, #30
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SlotToReg, SlotToReg, RegToSlot, SlotToReg, SlotToReg, #35
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SlotToReg, Branch, SlotToReg, RegToSlot, SlotToReg, #35
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SlotToReg, FunctionReturn, SlotToReg, RegToSlot, Branch, #40
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SlotToReg, SlotToReg, RegToSlot, SlotToReg, SlotToReg, #45
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SlotToReg, FunctionReturn, Transfer, SlotToReg, SlotToReg, #50
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FunctionReturn, Transfer, SlotToReg, SlotToReg, Transfer, #50
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Syscall, NilClass,] #55
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assert_equal "H".ord , get_return
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end
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@ -75,7 +75,7 @@ module Risc
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end
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def test_tick_26_exit
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# 26.times { @interpreter.tick ;puts @interpreter.instruction.class}
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ticks(26)
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ticks(27)
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assert_equal Syscall , @interpreter.instruction.class
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assert_equal :exit , @interpreter.instruction.name
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end
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